Главная / Цифровые системы передачи / Функционирование модуля трибного интерфейса e1 в режиме отрицательного выравнивания скоростей

Функционирование модуля трибного интерфейса e1 в режиме отрицательного выравнивания скоростей

При отклонении скорости входного потока E1 от номинальной в большую сторону трибный интерфейс E1 автоматически переходит в режим отрицательного выравнивания скоростей. Для учета и передачи дополнительных бит модуль трибного интерфейса формирует логическую структуру мультифрейма TU-12, в которой поле V3 указателя TU-12 PTR используется для смещения фрейма VC-12 справа налево (рис. 2.7).

В результате размер VC-12 второго фрейма TU-12 оказывается больше 35 байт. Увеличение размера VC-12 не может, однако, превышать размера поля V3 (8 бит), то есть выйти за рамки TU-12 (36 байт). Такое смещение и увеличение размера VC-12 может происходить каждые 500 мкс. Расположение и размеры остальных VC-12 в мультифрейме TU-12 при этом не изменяются.

g-2_7.jpg

Рис. 2.7. Смещение VC-12 в режиме отрицательного выравнивания

Величину отрицательного смещения в битах учитывают биты D полей V1, V2 указателя TU-12 PTR (рис. 2.3). Указатели V1-V4 формируются блоком синхронизации и управления и записываются в RG1 (рис. 2.8) с периодом, равным фактической длительности триба E1. Этот период составляет 125 мкс при номинальной скорости потока E1 и уменьшается с ростом скорости.

 
рис. 2.8. работа трибного интерфейса 
в режиме отрицательного выравнивания
Алгоритм работы трибного интерфейса в режиме отрицательного выравнивания следующий. После записи заголовка очередного фрейма TU-12 регистр RG1 принимает через DMX биты потока E1 до тех пор, пока не освободится RG2, хранящий предыдущий фрейм TU-12. Как только содержимое RG2 переносится в RG3, в RG2 копируется содержимое RG1 и поток E1 перенаправляется через DMX в RG2.

При формировании фреймов TU-12 в режиме отрицательного выравнивания в RG2 создается логическая структура фиксированной длины 36 байт, которая переписывается в RG3 за один такт каждые 125 мкс (точное значение определяется частотой F2) и выдается со скоростью 2304 Кбит/с через MX3.

При формировании первого, третьего и четвертого фреймов TU-12 регистр RG2 принимает 256 бит входного потока E1. Как только в регистре RG2 сформирован фрейм длиной 36 байт, в регистре RG1 формируется заголовок следующего фрейма TU-12 и дополнительные биты E1, образующиеся в режиме отрицательного выравнивания, перенаправляются через демультиплексор DMX в регистр RG1. Регистр RG2 хранит созданную логическую структуру фрейма TU-12 до тех пор, пока не освободится регистр RG3. Прием бит потока E1 в это время осуществляет RG1.

При формировании второго фрейма TU-12 в режиме отрицательного выравнивания в RG2 принимается 256 или более бит потока E1, в соответствии со значением указателя V1, V2. Биты указателя V3 сдвигаются влево, и его длина сокращается по мере поступления бит потока E1 сверх числа 256. При максимальном отклонении скорости потока от номинальной в большую сторону (2064 Кбит/с) биты указателя V3 полностью замещаются битами VC-12.